米大学連合とSkyWaterが単層積層3Dチップを試作、AIの「メモリの壁」打破へ

大規模なAIモデルを動かす最大のボトルネックは、計算力そのものではなくチップ内の「データの渋滞」です。演算ユニットがどれほど高速でも、メモリからのデータ転送が追いつかない「メモリの壁」が立ちはだかっていました。

スタンフォード大学、カーネギーメロン大学、ペンシルベニア大学、マサチューセッツ工科大学の研究チームは、米国の半導体受託製造企業SkyWater Technologyと提携し、米国内の商用ファウンドリで製造された初のモノリシック3Dチップを開発しました。成果は第71回IEEE国際電子デバイス会議（IEDM）で発表されています。

平屋を壊してマンハッタンの高層ビルを建てる

従来の2Dチップは、演算ユニットとメモリが1枚の平面上に並んでいます。コンポーネント間の配線が長く、ChatGPTやClaudeのような膨大なデータを扱うモデルでは、転送待ちによる遅延が避けられませんでした。

これまでの3Dチップは、別々に作ったチップを貼り合わせる積層手法が主流でした。しかし、この方法では層間の接続が粗く、十分な配線密度を確保できません。

今回の研究チームは「モノリシック」と呼ばれる手法を採用しました。下層の回路を熱で壊さない低温プロセスを用いて、ひとつのチップの上に次の層を直接形成していきます。これにより、これまでで最も密度の高い垂直配線ネットワークを実現しました。研究陣はこれを「計算の世界のマンハッタン」と表現し、横に広がるのではなく超高密度の超高層ビルを建てるようなものだと説明しています。

LLaMAモデルで最大12倍の性能向上

初期のハードウェア実測テストにおいて、試作チップは同等の2Dチップと比べて約4倍の性能を記録しました。

さらに層を増やした将来設計のシミュレーションでは、Metaのオープンソースモデル「LLaMA」を用いた実用的なAIワークロードで最大12倍の性能向上が確認されています。速度と消費電力のバランスを示す「エネルギー遅延積（EDP）」においては、100倍から1000倍の改善が見込めるとしています。

特筆すべきは、これが大学の研究室の手作業ではなく、ミネソタ州にあるSkyWaterの商用ファウンドリで製造された点です。

なぜ重要か

微細化による性能向上が限界を迎えつつあるなか、業界はTSMCのCoWoSをはじめとする先端パッケージングに依存してきました。しかし、後工程での積層は歩留まりや製造キャパシティの制約を受けます。

今回のモノリシック3D手法の賢い点は、既存の商用ファウンドリのラインを使い、単一の製造工程でメモリと演算を極限まで近づけたことです。実用化が進めば、将来のAIアクセラレータや低消費電力が求められるエッジデバイスにおいて、電力効率を劇的に引き上げる選択肢になり得ます。

もっとも、現時点で過度な期待は禁物だと考えられます。高密度に積層したチップで発生する熱をどう逃がすのか、大量生産時の歩留まりをどこまで維持できるのかといった課題への言及はまだこれからです。それでも、実験室のコンセプトを商用ラインのシリコンとして形にした実績は、次世代半導体競争における確かな一歩と言えます。