IBM、世界初のサブ1nm半導体技術を発表：3D「Nano Stack」で集積度を倍増

半導体業界ではここ数年、「ムーアの法則の限界」が現実味を帯びて語られてきた。回路の線幅が原子の大きさに近づくにつれ、平面上でトランジスタを微細化していく従来のアプローチは、いよいよ物理的な壁に突き当たっていたからだ。

この課題に対し、IBMが出した答えは極めて明快だった。平地が足りないなら、上に向かってビルを建てればいい。

IBMは6月25日、世界初となるサブ1nm半導体技術を発表した。プロセスノードとしては0.7nm、すなわち7オングストローム（angstrom）世代に相当する。その中核を担うのが、新開発の3次元トランジスタ構造「Nano Stack」だ。

平面から立体へ、トランジスタを垂直に積層

現在、先端半導体の主役となっているナノシート技術も元はIBMが生み出したものだが、今回のNano Stackはそれをさらに進化させた業界初の3次元ナノシート構造となる。

最大の特徴は、トランジスタを垂直方向に積み重ね、互い違いに配置する3Dシーケンシャル集積を採用した点にある。さらに積層された各層ごとに異なる材料を組み合わせられるため、それぞれのトランジスタの性能と電力効率を独立して最適化できる。

この立体構造により、指の爪ほどの面積に約1000億個のトランジスタを集積することに成功した。これはIBMが2021年に発表した2nmチップと比較して約2倍の集積密度にあたる。

性能面でも大きな飛躍が見込まれている。2nm世代との比較で、最大50%の性能向上、または同一性能で70%の消費電力削減が可能だという。さらに「VLSI 2026」で発表された研究では、SRAMの専有面積を40%縮小できることも実証された。メモリ帯域の制約に頭を抱えるAIチップにとって、極めて大きな意味を持つ数字だ。

高NA EUVとともに切り拓くオングストローム時代

実験室レベルの構想で終わらせないため、IBMは物理的な実証結果も提示している。

CMOS集積における極薄誘電体ボンディングやデュアルチャネル技術を確立し、想定通りのスイッチング特性を持つCMOSインバータの動作を確認した。つまり、絵に描いた餅ではなく、実際に計算を行える回路として機能することが証明されたわけだ。

研究開発の拠点となった米ニューヨーク州オールバニの施設には、オランダASMLの次世代露光装置「高NA EUV」が導入される予定だ。IBMはラムリサーチ、東京エレクトロン、SCREENといった製造装置大手と連携し、すでにHigh NA EUVを用いたプロセスで実動デバイスの試作に成功している。

IBM Researchを率いるJay Gambetta氏は、このアーキテクチャによって今後少なくとも10年間にわたる微細化のロードマップが切り拓かれたと自信を見せる。

なぜ重要か

私たちは、この成果の最大の価値は「微細化の限界論」に対する明確な反証を示した点にあると考える。

0.7nmや7オングストロームという表記はもはや物理的な寸法そのものを指すわけではないが、原子レベルに達したシリコンが立体積層によってまだ進化できることを示した意義は大きい。

とりわけ生成AIの普及によって、データセンターの電力消費とメモリ帯域は世界的なボトルネックになっている。70%の電力効率改善と40%のSRAM小型化は、まさに現代のコンピュート需要が喉から手が出るほど欲している要素だ。

もっとも、一般ユーザーが恩恵を受けるまでにはまだ時間がかかる。IBM自身は量産工場を持たないため、この技術がTSMCやIntel、Samsungなどのファウンドリで量産ラインに乗るには、歩留まり向上や熱処理の克服などいくつものハードルを越えなければならない。

それでも、微細化のレースが1nmで幕を閉じることはなくなった。原子のスケールを舞台にした半導体の進化は、新たな次元に入ったと言える。