IBM 推出亚 1 纳米芯片技术：3D「Nano Stack」架构，晶体管密度翻倍

过去这几年，半导体行业几乎所有人都在问同一个问题：摩尔定律到底还能撑多久？当晶体管结构逼近单原子尺度，光靠在二维平面上把电路越画越细，物理定律早晚要把路彻底堵死。

IBM 拿出的解法很直接：地皮不够，那就往天上盖楼。

IBM 正式公布了全球首个亚 1 纳米芯片技术，把制程直接推进到了 0.7 纳米，也就是 7 埃米（angstrom）节点。这项突破的核心，是一种被称为 Nano Stack 的全新三维晶体管架构。

平面铺不开，那就错落往上叠

行业目前最顶尖的制造技术还在吃 IBM 当年发明的纳米片（nanosheet）红利。而这次的 Nano Stack，则是业内首个已知的三维纳米片堆叠设计。

简单来说，它不再执着于把单个晶体管切得更小，而是利用三维顺序集成技术，把晶体管垂直堆叠、交错排列在一起。更巧妙的是，垂直堆叠的每一层都可以采用不同的材料组合，让各个晶体管独立优化性能和功耗，互不拖累。

成果直观地体现在了数据上：在一块指甲盖大小的芯片上，IBM 塞进了接近 1000 亿个晶体管，集积密度几乎是他们 2021 年发布的 2 纳米芯片的两倍。

根据公布的测试结果，和自家的 2 纳米芯片相比，这套 0.7 纳米技术预计能带来最多 50% 的性能提升，或者在同等算力下节省 70% 的能耗。

更让人眼前一亮的是存储。在 VLSI 2026 研讨会上，IBM 团队展示了 Nano Stack 架构让 SRAM 面积缩减了 40%。对成天被内存墙折磨的先进制程芯片和 AI 硬件来说，这几乎是比纯算力提升更及时的甘霖。

实验室里的真家伙，还是 PPT？

半导体领域从不缺惊艳的构想，难的是物理上到底能不能做出来、能不能通电运转。

IBM 这次并非只停留在理论推演。他们在纽约奥尔巴尼的先进半导体研发设施中，完成了 CMOS 集成中的超薄介质键合，展示了双通道工程能力，并成功制作出了具有预期开关性能的 CMOS 反相器。换句话说，这套架构不仅在物理上造得出来，而且完全可以执行真实的计算操作。

这套工艺的背后，还有庞大的供应链生态。奥尔巴尼的实验室即将进驻来自 ASML 的高数值孔径极紫外光刻机（High NA EUV），这是未来逻辑芯片微缩的关键命门。IBM 已经拉上了泛林集团（Lam Research）、东京电子（TEL）和 SCREEN 等半导体设备巨头，联合开发基于 High NA EUV 的全新工艺，而且已经跑出了工作器件。

IBM 芯片研究负责人 Jay Gambetta 甚至放话，Nano Stack 不只是把晶体管做小，而是在重构芯片的制造方式，它将为未来至少十年的半导体微缩路线图奠定基础。

为什么重要

我们认为，这项突破最大的意义，在于打破了整个行业对「物理极限」的集体焦虑。

从 2 纳米跌进亚 1 纳米的埃米时代，半导体节点的命名早就变成了代际符号，不再等于真实的物理栅极长度。但 IBM 证明了一件事：即便横向走到了原子尺度的死胡同，通过三维垂直堆叠和异质材料整合，算力和能效依然有极其可观的榨取空间。

对于生成式 AI、大型数据中心和移动设备来说，能效比就是一切。高达 70% 的潜在节能和 40% 的 SRAM 面积缩减，精准打中了未来超级算力的最大软肋。如果这一架构能在未来走向商用，下一代大模型的推理能耗和端侧大模型的部署门槛都会被大幅拉低。

不过，我们也要保持清醒。IBM 早就转型成了技术研发与授权机构，不再自己承担大规模芯片量产。这项成果目前依然处于领先实验室阶段，从奥尔巴尼的验证器件走到台积电、英特尔或三星的量产产线，中间还要克服良品率、热耗散控制以及巨额建厂成本等重重难关。

但不管怎么说，IBM 用事实给摩尔定律续上了至少十年的命。先进制程的军备竞赛没有在 1 纳米止步，属于原子尺度的立体战争才刚刚开打。