IBM, 세계 최초 1나노 미만 반도체 기술 공개…'나노 스택'으로 집적도 2배

지난 수년간 반도체 업계에는 무어의 법칙이 완전히 끝났다는 비관론이 팽배했다. 회로 선폭이 원자 크기에 가까워지면서, 2차원 평면 위에서 트랜지스터를 더 좁게 깎아내는 방식은 물리적 한계에 부딪혔기 때문이다.

IBM이 내놓은 해법은 단순하면서도 과감했다. 바닥에 더 지을 자리가 없다면 위로 건물을 쌓아 올리는 식이다.

IBM은 6월 25일 세계 최초의 1나노 미만 반도체 기술을 발표하며, 0.7나노 즉 7옹스트롬(angstrom) 공정 노드로 단숨에 진입했다. 이번 도약의 핵심은 새로운 3차원 트랜지스터 아키텍처인 '나노 스택(Nano Stack)'이다.

평면의 한계를 깬 3D 수직 적층

현재 첨단 파운드리의 주력 기술인 나노시트(nanosheet) 역시 과거 IBM이 고안한 방식이다. 이번에 공개된 나노 스택은 이를 한 단계 더 발전시킨 업계 최초의 3차원 나노시트 구조다.

트랜지스터를 수평으로만 줄이는 대신, 3D 순차 집적 기술을 이용해 수직으로 쌓고 엇갈리게 배치했다. 특히 층마다 서로 다른 재료 조합을 적용할 수 있어, 각 트랜지스터의 성능과 전력 효율을 독립적으로 최적화할 수 있는 것이 강점이다.

결과는 압도적인 집적도로 증명됐다. 손톱만 한 크기의 칩에 약 1000억 개의 트랜지스터를 집적해, IBM이 2021년 발표했던 2나노 칩보다 밀도를 거의 2배가량 끌어올렸다.

성능 개선 폭도 크다. 기존 2나노 대비 최대 50% 향상된 성능을 내거나, 동일 연산 조건에서 전력 효율을 70%까지 높일 수 있다. 아울러 'VLSI 2026' 학술대회에서 발표된 연구에 따르면, SRAM 면적을 40% 축소하는 데도 성공했다. 데이터 병목 현상에 시달리는 AI 반도체에 꼭 필요한 성과다.

실험실을 넘어 차세대 EUV 생태계로

신기술이 아무리 화려해도 실제 작동하는 반도체로 만들어내지 못하면 의미가 없다. IBM은 이번 기술이 단순한 콘셉트가 아님을 실험으로 입증했다.

CMOS 집적 공정에서 초박막 유전체 접합을 구현하고 듀얼 채널 엔지니어링을 검증했으며, 정상적으로 온오프 스위칭이 일어나는 CMOS 인버터 동작까지 성공적으로 마쳤다. 물리적으로 제작이 가능할 뿐 아니라 실제 연산이 동작함을 확인한 셈이다.

연구가 진행된 미국 뉴욕주 올버니 연구 시설에는 ASML의 차세대 노광 장비인 '하이 NA EUV(High NA EUV)'가 도입될 예정이다. IBM은 램리서치(Lam Research), 도쿄일렉트론(TEL), 스크린(SCREEN) 등 글로벌 장비 기업들과 협력해 하이 NA EUV 기반의 새 공정을 가동하고 있으며, 이미 실동 소자까지 확보했다.

IBM 리서치의 제이 감베타(Jay Gambetta) 디렉터는 이번 아키텍처가 칩 제조 방식을 근본적으로 재정의하며, 향후 최소 10년 이상의 미세화 로드맵을 지탱할 기반이 될 것이라고 강조했다.

왜 중요한가

우리는 이번 발표의 가장 큰 가치가 무어의 법칙에 드리웠던 심리적 한계선을 걷어낸 데 있다고 본다.

0.7나노나 7옹스트롬이라는 명칭이 실제 물리적 게이트 길이를 뜻하는 것은 아니지만, 1나노 미만에서도 성능과 집적도를 계속 끌어올릴 수 있는 현실적인 공학적 해법을 입증했기 때문이다.

특히 생성형 AI와 초거대 데이터센터를 운영하는 빅테크 기업들에게 최대 70%의 전력 절감과 40%의 SRAM 면적 축소는 반가운 소식이다. 전력 소모와 메모리 대역폭이 AI 인프라 확장의 발목을 잡고 있는 상황에서, 3D 적층은 피할 수 없는 필수 경로가 되고 있다.

물론 지금 당장 완제품 칩을 만나볼 수 있는 것은 아니다. IBM은 직접 칩을 대량 생산하는 파운드리가 아니기 때문에, 이 기술이 TSMC나 삼성전자, 인텔 같은 제조사를 통해 양산 라인에 안착하려면 수율 확보와 발열 제어라는 만만찮은 과제를 풀어야 한다.

그럼에도 불구하고 실리콘의 종말을 논하던 시대는 끝났다. 1나노 벽을 넘어 원자 단위에서 펼쳐지는 3차원 반도체 경쟁이 본격적인 막을 올렸다.