IBM 推出亞 1 奈米晶片技術：3D「Nano Stack」架構，電晶體密度翻倍

過去這幾年，半導體行業幾乎所有人都在問同一個問題：摩爾定律到底還能撐多久？當電晶體結構逼近單原子尺度，光靠在二維平面上把電路越畫越細，物理定律早晚要把路徹底堵死。

IBM 拿出的解法很直接：地皮不夠，那就往天上蓋樓。

IBM 正式公佈了全球首個亞 1 奈米晶片技術，把製程直接推進到了 0.7 奈米，也就是 7 埃米（angstrom）節點。這項突破的核心，是一種被稱為 Nano Stack 的全新三維電晶體架構。

平面鋪不開，那就錯落往上疊

行業目前最頂尖的製造技術還在吃 IBM 當年發明的奈米片（nanosheet）紅利。而這次的 Nano Stack，則是業內首個已知的三維奈米片堆疊設計。

簡單來說，它不再執著於把單個電晶體切得更小，而是利用三維順序整合技術，把電晶體垂直堆疊、交錯排列在一起。更巧妙的是，垂直堆疊的每一層都可以採用不同的材料組合，讓各個電晶體獨立最佳化效能和功耗，互不拖累。

成果直觀地體現在了資料上：在一塊指甲蓋大小的晶片上，IBM 塞進了接近 1000 億個電晶體，集積密度幾乎是他們 2021 年釋出的 2 奈米晶片的兩倍。

根據公佈的測試結果，和自家的 2 奈米晶片相比，這套 0.7 奈米技術預計能帶來最多 50% 的效能提升，或者在同等算力下節省 70% 的能耗。

更讓人眼前一亮的是儲存。在 VLSI 2026 研討會上，IBM 團隊展示了 Nano Stack 架構讓 SRAM 面積縮減了 40%。對成天被記憶體牆折磨的先進製程晶片和 AI 硬體來說，這幾乎是比純算力提升更及時的甘霖。

實驗室裡的真傢伙，還是 PPT？

半導體領域從不缺驚豔的構想，難的是物理上到底能不能做出來、能不能通電運轉。

IBM 這次並非只停留在理論推演。他們在紐約奧爾巴尼的先進半導體研發設施中，完成了 CMOS 整合中的超薄介質鍵合，展示了雙通道工程能力，併成功製作出了具有預期開關效能的 CMOS 反相器。換句話說，這套架構不僅在物理上造得出來，而且完全可以執行真實的計算操作。

這套工藝的背後，還有龐大的供應鏈生態。奧爾巴尼的實驗室即將進駐來自 ASML 的高數值孔徑極紫外光刻機（High NA EUV），這是未來邏輯晶片微縮的關鍵命門。IBM 已經拉上了泛林集團（Lam Research）、東京電子（TEL）和 SCREEN 等半導體裝置巨頭，聯合開發基於 High NA EUV 的全新工藝，而且已經跑出了工作器件。

IBM 晶片研究負責人 Jay Gambetta 甚至放話，Nano Stack 不只是把電晶體做小，而是在重構晶片的製造方式，它將為未來至少十年的半導體微縮路線圖奠定基礎。

為什麼重要

我們認為，這項突破最大的意義，在於打破了整個行業對「物理極限」的集體焦慮。

從 2 奈米跌進亞 1 奈米的埃米時代，半導體節點的命名早就變成了代際符號，不再等於真實的物理柵極長度。但 IBM 證明了一件事：即便橫向走到了原子尺度的死衚衕，通過三維垂直堆疊和異質材料整合，算力和能效依然有極其可觀的榨取空間。

對於生成式 AI、大型資料中心和移動裝置來說，能效比就是一切。高達 70% 的潛在節能和 40% 的 SRAM 面積縮減，精準打中了未來超級算力的最大軟肋。如果這一架構能在未來走向商用，下一代大模型的推理能耗和端側大模型的部署門檻都會被大幅拉低。

不過，我們也要保持清醒。IBM 早就轉型成了技術研發與授權機構，不再自己承擔大規模晶片量產。這項成果目前依然處於領先實驗室階段，從奧爾巴尼的驗證器件走到台積電、英特爾或三星的量產產線，中間還要克服良品率、熱耗散控制以及鉅額建廠成本等重重難關。

但不管怎麼說，IBM 用事實給摩爾定律續上了至少十年的命。先進製程的軍備競賽沒有在 1 奈米止步，屬於原子尺度的立體戰爭才剛剛開打。